圖1、自我監控的SoC
在過去晶片設計時代中很多公司建立了用於半導體工藝提取， 表徵和監測的專用結構。 這些監測結構被放置在晶圓切割線（wafer scribe-lines）上，
後來， 業界發揮了使用演算法來識別設計關鍵電晶體的想法， 該設計可以通過APC環路進行監控， 從而將設計集中到性能最佳的晶片上。 晶片公司的標準產品經常這樣做， 但是由於擔心其它的SoC公司可能通過識別其設計的關鍵部分而丟失有價值的智慧財產權， 所以這個想法從來沒有在COT /純粹的代工廠領域中引起人們的注意。
圖2、工藝參數對晶片的門限電壓的影響
現在， 隨著設計人員在晶片的工藝技術， 性能和功耗方面繼續改進， 他們發現如果把設計推到工藝的邊緣， 設計視窗將使得他們的設計更容易受到工藝變化的影響。 而隨著物聯網， 移動應用， 自動駕駛汽車和機器人的出現， 越來越多的SoC發現自己處於具有挑戰性的環境中（例如， 在野外應用的SoC）。 將設計視窗邊緣的SoC與各種各樣的物理環境相結合，
圖3、各種工藝晶片的開關速度時延變化與供電電壓的關係
考慮到這一點， 一種新的設計方法似乎正在引起關注， 那就是直接在設計中嵌入過程， 電壓和溫度（PVT， ）傳感監測的想法，
Moortec半導體公司（Moortec Semiconductor Ltd）為過程， 電壓和溫度（PVT）傳感/監控面向從40nm到7nm的先進節點CMOS技術提供嵌入式片上子系統IP解決方案。
Moortec半導體公司（Moortec Semiconductor Ltd）強調了為什麼現在可能是片上監測起飛的恰當時機的一些關鍵原因， 因為目前SoC的設計挑戰表現在過程工藝變化， 定時違規， 功耗過高以及早期老化等方面。 這些可能導致IC並沒有按預期的設計執行。 舉例來說， 雖然向finFET技術轉移證明是處理短溝道效應和30納米以下電晶體漏電問題的一個福音；然而， finFET傾向于具有更高的電流密度， 因此比傳統的平面電晶體更易於出現局部發熱的現象。 這會導致電晶體周圍局部互連的問題。
圖4、SoC晶片中會出現局部熱點
對於低於40nm工藝節點的晶片， 已經觀察到一種稱為“溫度反轉”的有趣現象， 其中看到電晶體在較低溫度下開關速度比預期更慢。這使設計人員在執行電路時序分析時必須考慮更多的“角落（corners）”問題。他們發現自己現在不得不考慮模擬模擬“最熱”和“最冷”的條件。使用防護帶既留餘量的方法來防止各種PVT角落變成了設計問題，特別是對於需要非常低能量消耗的設計；隨著電源電壓越來越接近電晶體的開關閾值以降低功耗時，電源電壓的微小差異可能導致電路的開關延遲差異較大。
另一個可變性的主要原因是在一個系統級封裝（SiP，system-in-a-package）中使用多個內核和晶片。這種類型的封裝正變得非常流行，特別是對於具有異構架構，多核，嵌入式記憶體，感測器和器件內收發信機的複雜物聯網設計。通常模具堆疊在一起使得很難預測性能，同時晶片內部的溫度關係取決於系統負載和工作條件。
Moortec半導體公司（Moortec Semiconductor Ltd）建議使用嵌入在SoC中的過程，電壓和溫度（PVT）傳感監測器。最簡單的用例是在生產測試期間對SoC進行一次性優化。在這種情況下，片上傳感監測器可以用來促進諸如速度合併等操作。它們也可以用來指示一個設備在一個給定的功率預算下的性能表現如何。更複雜的情況是使用片上傳感監測器來即時瞭解在實際工作環境中的SoC。一個例子可能是傳感監測器檢查片上溫度，然後讓智慧電路請求一個它知道的將允許器件滿足時序要求的最小的電源電壓。
Moortec半導體公司（Moortec Semiconductor Ltd）已經構建了將個IP分成兩部分的解決方案。第一部分是感測器或監測器，第二部分是用於解釋由傳感監測器提供的資料的控制器。這種分離架構使設計人員能夠確定其特定SoC需要多少個感測器/監測器，以及感測器應該放置在哪裡。一個簡單的解決方案可能是將感測器放在晶片（die）的四個角落，中間也可以還有一個感測器。更複雜的解決方案可以將感測器與每個關鍵塊以及單獨的處理器內核或者內核組相關聯。在這些情況下，將通過諸如ARM高級外設匯流排（APB）之類的互連結構從各個傳感監測器收集資料。
圖5、內部監測器可以改善晶片的性能和可靠性
總而言之，我們發現這項技術非常引人注目，因為它使設計人員能夠真正地從他們的技術中獲得最大的收益，但卻可以根據應用減輕甚至更改設計的風險。我們也許可以看到這種技術在未來的某個時刻非常適用於對溫度變化敏感的集成電子 - 光子的光子學設計中。另外，在我們看來類比和混合信號設計也將受益于這項技術。
（完)
其中看到電晶體在較低溫度下開關速度比預期更慢。這使設計人員在執行電路時序分析時必須考慮更多的“角落（corners）”問題。他們發現自己現在不得不考慮模擬模擬“最熱”和“最冷”的條件。使用防護帶既留餘量的方法來防止各種PVT角落變成了設計問題，特別是對於需要非常低能量消耗的設計；隨著電源電壓越來越接近電晶體的開關閾值以降低功耗時，電源電壓的微小差異可能導致電路的開關延遲差異較大。另一個可變性的主要原因是在一個系統級封裝（SiP，system-in-a-package）中使用多個內核和晶片。這種類型的封裝正變得非常流行，特別是對於具有異構架構，多核，嵌入式記憶體，感測器和器件內收發信機的複雜物聯網設計。通常模具堆疊在一起使得很難預測性能，同時晶片內部的溫度關係取決於系統負載和工作條件。
Moortec半導體公司（Moortec Semiconductor Ltd）建議使用嵌入在SoC中的過程，電壓和溫度（PVT）傳感監測器。最簡單的用例是在生產測試期間對SoC進行一次性優化。在這種情況下，片上傳感監測器可以用來促進諸如速度合併等操作。它們也可以用來指示一個設備在一個給定的功率預算下的性能表現如何。更複雜的情況是使用片上傳感監測器來即時瞭解在實際工作環境中的SoC。一個例子可能是傳感監測器檢查片上溫度，然後讓智慧電路請求一個它知道的將允許器件滿足時序要求的最小的電源電壓。
Moortec半導體公司（Moortec Semiconductor Ltd）已經構建了將個IP分成兩部分的解決方案。第一部分是感測器或監測器，第二部分是用於解釋由傳感監測器提供的資料的控制器。這種分離架構使設計人員能夠確定其特定SoC需要多少個感測器/監測器，以及感測器應該放置在哪裡。一個簡單的解決方案可能是將感測器放在晶片（die）的四個角落，中間也可以還有一個感測器。更複雜的解決方案可以將感測器與每個關鍵塊以及單獨的處理器內核或者內核組相關聯。在這些情況下，將通過諸如ARM高級外設匯流排（APB）之類的互連結構從各個傳感監測器收集資料。
圖5、內部監測器可以改善晶片的性能和可靠性
總而言之，我們發現這項技術非常引人注目，因為它使設計人員能夠真正地從他們的技術中獲得最大的收益，但卻可以根據應用減輕甚至更改設計的風險。我們也許可以看到這種技術在未來的某個時刻非常適用於對溫度變化敏感的集成電子 - 光子的光子學設計中。另外，在我們看來類比和混合信號設計也將受益于這項技術。
（完)