作者：劉麗娟 一博科技高速先生團隊隊員
去年我們陶醉在技術的海洋中無法自拔， 導致部分讀者表示太高大上、看不懂。 新年伊始， 我們來點接地氣的， 討論討論生產環節對信號品質、產品性能的影響。 任何硬體產品設計好了， 都得生產。 但是， 凡是生產， 必有偏差。 生產會造成哪些偏差？偏差量有多大？產品性能是否能夠接受這個偏差？這許多的問題， 在2018年將為大家一一介紹。
今天講講生產造成的諸多偏差中的一項：“層偏”。 層偏是指：在不同的芯板在相互疊合生產中， 芯板（core）與芯板（core）之間發生錯位現象。
PCB板是用一層core、一層PP壓合而成的， PP是半固態的， 就好比在紙的上下面都塗上膠水， 然後一張一張地摞起來， 不可能100%都對齊， 而且膠水是具有流動性， 摞完再一壓， 紙張之間還會滑動。 摞得越厚， 整體層偏就越大， 效果如下圖所示：
你以為的效果：
實際出來的效果：
圖1. 理想 vs.現實
再來看看實際PCB的情況， 比如在GSSG疊層（GND layer- Signal layer- Signal layer- GND layer）中佈線， 設計效果、實際產品效果如下圖所示：
圖2. 設計 vs.產品
我們研究層偏， 目的在於研究層偏對信號的惡化影響。 下面以一個非常典型的案例講解層偏的影響。
1、層偏對阻抗的影響
trace在板上常常需要穿過密集的過孔區域， 比如BGA區域、連接器區域， 此時trace離過孔的距離就受到限制， 不是你想遠離就能遠離的， 我們常說此處的佈線通道有限。
我們設計時在阻抗表裡， 對各種不同線寬、線距的trace， 都會注明其允許阻抗波動的範圍， 比如100ohm+/-10%或者95ohm+/-8%， 假設設計阻抗為100ohm的trace由於壓合後材料的Dk偏小， 導致trace的實測阻抗為105ohm， 但是按照設計要求， 105ohm的阻抗沒有超過100ohm+/-10%， 滿足工廠的交付品質。
在上面這個105ohm阻抗的前提下，
圖3.層偏圖
從上面這張圖可以看到， 向右層偏導致走線進入過孔反焊盤的區域， 走線有一部分沒有參考層。 相信大家一眼就能看出：阻抗有問題。 沒錯！進入反焊盤區域阻抗會向上波動， 如下圖所示：
圖4. 層偏造成Trace阻抗波動
原始設計的阻抗在106ohm， 如果發生5mil層偏，
2、層偏對串擾的影響
層偏除了會造成阻抗不連續， 還會造成串擾比預估的大。 下面看看層偏對串擾的影響， 在下圖4所示的鏈路上， 在Diff_Port2上加1000mVpp的Xtalk， 看看Diff_Port1上接收到的串擾有多大。
圖4. 加串擾
原始設計：8mVpp串擾
層偏3mil：12mVpp串擾
層偏5mil：14mVpp串擾
在上面3種不同的串擾量，對於接收端的眼圖有多大的影響？如下圖所示：
原始設計：
層偏3mil：
層偏5mil：
將上面6張圖的資料總結在一個表格裡，如下所示：
上面這個表格裡只是走線進入一對過孔的反焊盤區域所引起的的串擾增加量、眼高減小量，如果走線是需要穿過密集過孔區域，一旦發生層偏，串擾量就會急劇增加，會使得預計的系統裕量減小。
雖然生產加工環節的層偏不可避免，但是提前洞悉了其中的奧秘，就可以在設計階段提前給出措施，將層偏帶來的影響降到可接受範圍。比如留出層偏量：3~5mil，如下圖所示：
原始設計：8mVpp串擾
層偏3mil：12mVpp串擾
層偏5mil：14mVpp串擾
在上面3種不同的串擾量，對於接收端的眼圖有多大的影響？如下圖所示：
原始設計：
層偏3mil：
層偏5mil：
將上面6張圖的資料總結在一個表格裡，如下所示：
上面這個表格裡只是走線進入一對過孔的反焊盤區域所引起的的串擾增加量、眼高減小量，如果走線是需要穿過密集過孔區域，一旦發生層偏，串擾量就會急劇增加，會使得預計的系統裕量減小。
雖然生產加工環節的層偏不可避免，但是提前洞悉了其中的奧秘，就可以在設計階段提前給出措施，將層偏帶來的影響降到可接受範圍。比如留出層偏量：3~5mil，如下圖所示：