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本文轉載自：雷達通信電子戰， 作者：章學有
本文主要討論了雷達脈衝壓縮技術FPGA實現的關鍵， 以及為此所需克服的各種困難。 此外， 本文還介紹了一種用於脈衝壓縮的FPGA通用IP核的最新研究進展。
現代雷達系統的工程師們始終致力於大幅提升雷達系統的目標發現、跟蹤和識別能力。
FPGA通過優化的IP核來增強雷達系統的性能， 特別是需要高強度計算的關鍵數位信號處理演算法， 例如脈衝壓縮和快速傅裡葉變換。
通過提升性能和更快的介面連線速度， FPGA已經成為成功的雷達系統平臺至關重要的因素。 各種雷達系統的性能參數， 例如動態範圍、減少接收機雜訊、多址干擾、信號處理、精度和多目標檢測等， 都可以通過FPGA提供的額外功能得到提升。
1 雷達脈衝壓縮基礎
早期的雷達系統發射射頻能量脈衝， 並在我們熟悉的圓形顯示幕上顯示了脈衝的反射， 其掃描波束與旋轉碟形天線的角度相匹配。
這些固定頻率脈衝系統的距離範圍和解析度分別受峰值功率水準和脈衝寬度的限制。 解析度可以通過縮小脈衝來改善， 但這減少了輸出峰值能量， 導致了性能的下降， 因此需要頻寬更寬的發射機和接收機系統。
脈衝壓縮是一種有助於克服這些局限性的技術。 它不採用一個固定頻率的脈衝， 而是在寬的脈衝間隔內， 發射的脈衝信號被調製了一個特定的相位或頻率。 接收機使用脈衝匹配濾波器使目標反射的回波通過， 並匹配發射脈衝的樣式、失配雜訊或其他信號。 由於傳輸的脈衝更寬， 以較低的峰值功率輸出就可以提供相同的發射脈衝能量， 從而保證探測性能。
一種常用的脈衝壓縮調製方式是線性掃頻或chirp信號。 接收機中的脈衝匹配濾波器僅當接收到的信號中包含了發射脈衝中的精確調頻信號時， 才能實現相關輸出。 這樣，
隨著壓縮後的脈衝變窄， 因此採用低功率的發射機， 既可以顯著提高解析度也能實現合理的探測性能。 這種巨大改進可適用于所有的雷達系統， 特別適用於大小、重量和功率是關鍵制約因素的機載雷達領域。
這一重要優勢顯然要求增加發射機和接收機信號處理的複雜性。 因此， 雷達是數位信號處理技術進步的主要動機之一。
2 實現脈衝匹配濾波器
實現脈衝匹配濾波器的常用方法是利用已知的DSP技術：在頻域內通過乘法實現時域信號的相關。 直觀地說，
由於FFT將時域信號轉換為頻域信號， 而IFFT執行反變換， 它們是脈衝壓縮系統中的2個關鍵演算法模組。
上圖顯示了一個完整的數位脈衝壓縮塊與FFT在輸入處理雷達接收機信號。 在圖中， 發射機調製的頻域圖像存儲為參考脈衝頻譜。 它的複共軛由頻域信號乘以FFT來完成相關函數。 右側的IFFT階段產生最後的時間域脈衝壓縮輸出信號。
3 基於 FPGA 的脈衝壓縮雷達
FFT 演算法通常是脈衝壓縮中最關鍵的運算， 因此， 在DSP晶片的性能測試中， FFT基準的使用一直是比較常用的。由於FFT涉及大量的乘法，因此專用硬體乘法器的出現是DSP中唯一一個最重要的因素，可以將它們與常規微處理器分開。
隨著FPGA專用的硬體乘法器的問世，這些設備很快就在許多DSP 應用中挑戰了通用的可程式設計DSP信號處理任務，特別是在雷達領域。
為了替代大多數DSP中的一至四個乘法器引擎，FPGA現在是驅動幾十，甚至數以百計的專用硬體乘數。與DSP中程式環路進行的反覆運算乘法相比，FPGA中的乘法可以並存執行，以提供前所未有的FFT運算特性。
然而，關鍵的設計權衡和障礙必須進行評估和克服，以確保FPGA成功實現雷達脈衝壓縮。本文討論了這些問題，因為它們在一個通用的 IP FPGA 核心脈衝壓縮的開發週期中被識別和解決。
4 設計權衡和問題
任何DSP演算法的兩個基本特性是速度和準確度。FPGA設計的第三個因素是消耗的資源的數量。與固定硬體資源的DSP不同的是，FPGA是作為一個設備系列提供的，其成員包含的硬體資源的數量範圍超過一個量級。
由於演算法的速度和精確度可以在硬體資源的數量上進行交換，因此可能需要許多不同的體系結構選擇，以最大限度地提高特定FPGA家族成員的大小、成本和功耗限制。因此，一般用途的IP核心應該具備可伸縮的大小與性能。
■操作模式。為了處理不同類別的目標和各種任務目標，脈衝壓縮系統通常需要多種操作模式來支援FFT的長度、脈衝重複率和多個動態範圍的範圍。
■ 動態範圍。線性調頻信號是雷達最常用的調製方式之一，它的能量是分散在一個特定的頻率頻寬內的。真正的浮點處理很好地解決了這個動態範圍問題。但是，FPGA在實現浮點運算時效率很低，因為硬體是定點的。將3個或更多個18 x 18乘法器與一些附加的邏輯結合起來，可以創建更高精度的定點乘法器，但這很快就消耗了乘法器，同時還增加了流水線延遲導致降低了速度性能。
■速度。脈衝壓縮雷達系統必須能夠在下一個脈衝信號到達之前，在當前脈衝階段處理所有的目標反射回波。某些操作模式要求快速脈衝重複頻率，這就對脈衝壓縮引擎的處理速度提出了較高要求。
FPGA設計工作的重要部分包括最小化數位信號路徑，使系統時鐘可以增加以減少處理時間。複雜的邏輯和擴展的精度算術塊有時可以被分成多個時鐘階段，以提高速度，但這種增加的延遲可能會影響關鍵的速度路徑。
克服障礙
需要設計一個足夠靈活的雷達脈衝壓縮IP核，以適應不同的系統。這個IP核對大小、動態範圍和速度的矛盾需求具備一些巧妙的信號處理技術和多架構。
為了解決動態範圍問題，主要的設計策略是使用塊浮點演算法來實現浮點運算精度優勢，同時保留定點硬體減小的大小優勢。實際上，特定信號處理階段的所有輸出點都存儲在RAM 中。然後掃描整個輸出塊 (或向量) 以確定最大點。然後，塊中的所有點都被左移，所需的位數與最大的點左對齊。然後將該塊標記為其指數，並將其傳遞到下一階段。
三塊浮點轉換階段包含在核心440設計中，如圖3所示。通過這種安排，塊浮點演算法使給定字長的動態範圍最大化，並在三階段後自動改變信號電平。輸出脈衝以塊浮點格式傳遞以保持精度。
為了處理此塊浮點方案下的不同精度要求，核心440提供了三不同的字長度 (尾數)：16、20和24位。16位版本使用單個18x18乘法器，而20位和24位版本使用前面描述的複合乘法器。
所述參考脈衝頻譜存儲在可直接通過資料埠載入的RAM陣列中。為代替載入參考脈衝的頻譜提供了一個備用路徑，使參考脈衝的時域波形可以處理的輸入FFT，然後發送到參考脈衝頻譜RAM。對於傳輸脈衝的固定調製模式，RAM 只需要載入一次，但是對於自我調整系統，可以為每個處理幀載入一個新的參考脈衝頻譜。
另一個設計聚焦在如何支持不同的FFT(和IFFT)大小或塊長度。FFT大小的參數是可輸入的，可支援多個模式的單一FPGA 設計。合理的最大長度為16k點。然而，為支援16k點FFT需要消耗了大量的RAM資源，迫使具有較小FFT要求的客戶使用更大、更昂貴的 FPGA。
因此，使用4種不同最大長度 FFT核Core 440：2k，4k，8k和16k點。在每種情況下，FFT的大小是可程式設計的，從64點到最大大小的二進位計算，只需在FPGA 寄存器中輸入一個參數。
由於FFT和IFFT塊涉及幾乎相同的處理任務，所以可以使用相同的FPGA 硬體依次執行這兩個操作。如果脈衝重複率足夠低，這可以節約大量的 FPGA資源。
因此，Core440提供了兩種不同的體系結構。最大性能體系結構版本如圖3所示，有兩個專用引擎，一個用於FFT，另一個用於IFFT。圖4所示的最小資源體系結構版本包括在輸入和輸出的FFT/IFFT塊上的開關，以便在適當的時間參與信號流路徑。
這兩種體系結構的輸出結果都是相同的，因此使用者可以利用速度進行資源利用率的交換，或者允許核心來容納更小的設備，或者為其他功能留出空間。
5 總結
總之，Core440為處理引擎提供3種不同的位寬，4種不同的最大長度 FFT，並且兩個不同的速度/資源架構提供24種不同的配置。這種靈活性非常方便，以適應可能在設計週期內發生的變化。
儘管 FPGA 開發工具正在迅速改進，但沒有什麼能取代一個經驗豐富的設計工程師的直覺和指導，他們使用硬體和軟體技能來平衡性能需要以及可配置邏輯的物理現實。
作者：Rodger H. Hosking
翻譯：章學有
歡迎大家評論
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FFT基準的使用一直是比較常用的。由於FFT涉及大量的乘法，因此專用硬體乘法器的出現是DSP中唯一一個最重要的因素，可以將它們與常規微處理器分開。隨著FPGA專用的硬體乘法器的問世，這些設備很快就在許多DSP 應用中挑戰了通用的可程式設計DSP信號處理任務，特別是在雷達領域。
為了替代大多數DSP中的一至四個乘法器引擎，FPGA現在是驅動幾十，甚至數以百計的專用硬體乘數。與DSP中程式環路進行的反覆運算乘法相比，FPGA中的乘法可以並存執行，以提供前所未有的FFT運算特性。
然而，關鍵的設計權衡和障礙必須進行評估和克服，以確保FPGA成功實現雷達脈衝壓縮。本文討論了這些問題，因為它們在一個通用的 IP FPGA 核心脈衝壓縮的開發週期中被識別和解決。
4 設計權衡和問題
任何DSP演算法的兩個基本特性是速度和準確度。FPGA設計的第三個因素是消耗的資源的數量。與固定硬體資源的DSP不同的是，FPGA是作為一個設備系列提供的，其成員包含的硬體資源的數量範圍超過一個量級。
由於演算法的速度和精確度可以在硬體資源的數量上進行交換，因此可能需要許多不同的體系結構選擇，以最大限度地提高特定FPGA家族成員的大小、成本和功耗限制。因此，一般用途的IP核心應該具備可伸縮的大小與性能。
■操作模式。為了處理不同類別的目標和各種任務目標，脈衝壓縮系統通常需要多種操作模式來支援FFT的長度、脈衝重複率和多個動態範圍的範圍。
■ 動態範圍。線性調頻信號是雷達最常用的調製方式之一，它的能量是分散在一個特定的頻率頻寬內的。真正的浮點處理很好地解決了這個動態範圍問題。但是，FPGA在實現浮點運算時效率很低，因為硬體是定點的。將3個或更多個18 x 18乘法器與一些附加的邏輯結合起來，可以創建更高精度的定點乘法器，但這很快就消耗了乘法器，同時還增加了流水線延遲導致降低了速度性能。
■速度。脈衝壓縮雷達系統必須能夠在下一個脈衝信號到達之前，在當前脈衝階段處理所有的目標反射回波。某些操作模式要求快速脈衝重複頻率，這就對脈衝壓縮引擎的處理速度提出了較高要求。
FPGA設計工作的重要部分包括最小化數位信號路徑，使系統時鐘可以增加以減少處理時間。複雜的邏輯和擴展的精度算術塊有時可以被分成多個時鐘階段，以提高速度，但這種增加的延遲可能會影響關鍵的速度路徑。
克服障礙
需要設計一個足夠靈活的雷達脈衝壓縮IP核，以適應不同的系統。這個IP核對大小、動態範圍和速度的矛盾需求具備一些巧妙的信號處理技術和多架構。
為了解決動態範圍問題，主要的設計策略是使用塊浮點演算法來實現浮點運算精度優勢，同時保留定點硬體減小的大小優勢。實際上，特定信號處理階段的所有輸出點都存儲在RAM 中。然後掃描整個輸出塊 (或向量) 以確定最大點。然後，塊中的所有點都被左移，所需的位數與最大的點左對齊。然後將該塊標記為其指數，並將其傳遞到下一階段。
三塊浮點轉換階段包含在核心440設計中，如圖3所示。通過這種安排，塊浮點演算法使給定字長的動態範圍最大化，並在三階段後自動改變信號電平。輸出脈衝以塊浮點格式傳遞以保持精度。
為了處理此塊浮點方案下的不同精度要求，核心440提供了三不同的字長度 (尾數)：16、20和24位。16位版本使用單個18x18乘法器，而20位和24位版本使用前面描述的複合乘法器。
所述參考脈衝頻譜存儲在可直接通過資料埠載入的RAM陣列中。為代替載入參考脈衝的頻譜提供了一個備用路徑，使參考脈衝的時域波形可以處理的輸入FFT，然後發送到參考脈衝頻譜RAM。對於傳輸脈衝的固定調製模式，RAM 只需要載入一次，但是對於自我調整系統，可以為每個處理幀載入一個新的參考脈衝頻譜。
另一個設計聚焦在如何支持不同的FFT(和IFFT)大小或塊長度。FFT大小的參數是可輸入的，可支援多個模式的單一FPGA 設計。合理的最大長度為16k點。然而，為支援16k點FFT需要消耗了大量的RAM資源，迫使具有較小FFT要求的客戶使用更大、更昂貴的 FPGA。
因此，使用4種不同最大長度 FFT核Core 440：2k，4k，8k和16k點。在每種情況下，FFT的大小是可程式設計的，從64點到最大大小的二進位計算，只需在FPGA 寄存器中輸入一個參數。
由於FFT和IFFT塊涉及幾乎相同的處理任務，所以可以使用相同的FPGA 硬體依次執行這兩個操作。如果脈衝重複率足夠低，這可以節約大量的 FPGA資源。
因此，Core440提供了兩種不同的體系結構。最大性能體系結構版本如圖3所示，有兩個專用引擎，一個用於FFT，另一個用於IFFT。圖4所示的最小資源體系結構版本包括在輸入和輸出的FFT/IFFT塊上的開關，以便在適當的時間參與信號流路徑。
這兩種體系結構的輸出結果都是相同的，因此使用者可以利用速度進行資源利用率的交換，或者允許核心來容納更小的設備，或者為其他功能留出空間。
5 總結
總之，Core440為處理引擎提供3種不同的位寬，4種不同的最大長度 FFT，並且兩個不同的速度/資源架構提供24種不同的配置。這種靈活性非常方便，以適應可能在設計週期內發生的變化。
儘管 FPGA 開發工具正在迅速改進，但沒有什麼能取代一個經驗豐富的設計工程師的直覺和指導，他們使用硬體和軟體技能來平衡性能需要以及可配置邏輯的物理現實。
作者：Rodger H. Hosking
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