將圖形匹配與設計驗證和制程開發相結合， 對所有節點都有好處。 瞭解詳情…
近年來， 我們可以看到圖形和圖形匹配已成為設計驗證和可製造性設計 (DFM)解決方案以及當今工藝開發中無所不在的補充。 在設計驗證和 DFM 中採用圖形匹配， 簡化並改進積體電路 (IC) 設計的檢查、分析和評分， 可以更快地獲得更好的設計。
同樣， 工廠和晶圓代工廠現在正在將圖形匹配添加到工藝開發中以加速工藝學習， 並加速和提高良率產出。 有趣的是， 設計規則與圖形的這種合成不僅限於最先進的節點 — 在既定節點（如 180 nm 至 40 nm）和先進節點（如 28 nm 至 7 nm）中都可見。
先進節點工藝和設計規則開發
在每個新技術節點， 晶圓代工廠或獨立設備製造商 (IDM) 必須首先確定需要哪些電氣和物理設計規範才能保持市場競爭力。 然後開發既可以達到這些設計規範、又提供穩定和高產量晶圓的製造工藝。 我將以規範推動的設計規則和工藝開發為參考。
規範推動的方法已成功使用多年， 並仍將是定義和推動 5 nm 開發的主要方法。 先前的節點學習中積累了大量的過往知識， 並通過收縮和提取延展到下一節點作為起點。 然後這些知識成為規範推動的規則， 用於推動測試結構（版圖， 有時從先前節點中縮放而來）和用於驗證的早期簽核參考設計規則檢查 (DRC) 集的開發。
這種方法最大限度地利用了所有先前技術節點的學習、測試用例和 DRC 基礎設施， 使晶圓代工廠或 IDM 能夠快速建立下一節點的工藝開發基準。 此工藝中得出的設計規則集和 DRC 接下來用於進一步的工藝成熟和初始智慧財產權 (IP) 開發， 這兩者都可推動進一步的學習和改進迴圈。
添加圖形和圖形匹配以加速學習
如果傳統的工藝開發方法如此成功， 為何要將圖形和圖形匹配添加到該工藝？有多種原因。
首先， 由於需要更快的量產速度， 晶圓代工廠和 IDM 正面臨越來越大的壓力。 第二， 即使如今設計更嚴格， 設計師仍是富有創造性的 — 他們仍在設法創建新節點工藝中前所未見的版圖。 第三， 隨著行業長期通過至少初始 7 nm 產品使用 193 nm 光刻工藝，
將圖形匹配添加到先進節點工藝和設計規則開發
即使在工藝開發的早期， 尤其是智慧財產權開發開始後， 改變規範推動的設計規則的代價都非常高昂 — 它們對整個晶圓代工廠或工廠甚至對 IP 供應商和早期客戶都有影響。 除規範推動的工藝開發和設計規則外， 圖形用作將潛在設計方法插入到工藝開發中展現給創意設計人員的有效手段， 或用於在廣泛來源中有效捕獲已知的“良率減損”圖形。
圖 1
即使對基本的第一主要相互作用瞭解很少， 使用圖形來捕獲這兩個已習得的“良率減損”圖形及其對應物， “已知良好”圖形必須採用與所有產生實體中完全相同的設計， 這是一項非常強大的技術（圖 1）。
利用圖形定義更多局部化但有問題的區域也更容易捕獲、溝通和解決新的系統版圖問題，
同時， 在新的工藝中呈現更廣泛的設計版圖是“加強”工藝以提高良率產出的最佳方式之一。 然而， 在提交第一個客戶設計之前， 協力廠商晶圓代工廠可用的內部 IP 數量有限， 因此這種呈現可能具有挑戰性。
為了説明縮小這種差距， 圖形生成工具（如 Calibre LFD™ 中嵌入的 Calibre® Pattern Matching和版圖模式生成器 (LSG) 功能）用於生成符合目標設計規則的任意版圖圖形。 這些生成的圖形添加到規範推動的測試圖形和來自先前節點的其他習得圖形， 大大擴展了用於使每個新節點工藝成熟的測試圖形覆蓋範圍。 擴展的測試圖形覆蓋範圍對於在客戶流片可用之前準備工藝非常有幫助。
圖 2
DAC 2016 年發佈的三星代工廠閉環 DFM 流程（圖 2）包含這些圖形元素，以及：
根據工藝所見剖析傳入的設計並分析構成圖形；
利用矽測試結合圖形分析來確定先前未知的良率減損；
利用所有學習內容來推動更靈活的晶片計量和製造工藝優化，進行敏感圖形和設計修復。
三星代工廠在設計和生產環境中引入圖形匹配，為客戶提供了更快的良率產出。事實上，在生產的初始階段已實現超過 10％ 的良率改進。關於如何將規範推動的設計規則與圖形匹配合成來提供比設計規則更多的內容，這個流程是一個很好的例子。
既定節點工藝和設計規則擴展
既定工藝節點的業務水準正在蓬勃發展。物聯網 (IoT) 正在推動既定節點前所未有的生產需求，並延長這些工廠的生產壽命。但與初次建立時的要求相比，對相同工藝的要求多得多。例如，至少 15 年前的任何工廠建立 130 nm 節點工藝時，該工藝最初是針對數位 CMOS 邏輯開發和優化的。為了滿足當今市場的需求，我們現在正在嘗試構建更複雜的 IC 設計，其中包括新器件和更多的混合信號元件，並在微機電 (MEM) 或矽光子學 (SiP) 器件中投入一些非曼哈頓幾何形狀。與此同時，最初在 15 年前制定設計規則的許多領先工藝工程師、技術開發團隊和設計規則開發人員現在已經將專業知識和經驗應用於其他事務（例如 7 nm、高爾夫、海灘）。
由於在基於規範的設計規則和 DRC 集中獲取了很多重要的工藝知識，沒有人能夠完全改變原始內容，那麼現在該怎樣為更複雜的新設計添加新設備或新的設計規則？同樣，像先進節點一樣，許多工藝團隊正試圖在基本設計規則中添加圖形，作為進行添加的一種方式。移植一個久經驗證的好的設計項目或有多個曲線的元素時，這一點特別有效。
合成為一個流程是亮點所在
每個主要 EDA 供應商都有圖形匹配工具，但這遠遠不夠。在設計規則和圖形相合成的當今，真正的杠杆是使用一套緊密集成的工具來做比以前更多的事情。圖形匹配不用於圖形匹配 - 而用來找到設計的特定區域，做以前不切實際或未曾考慮的其他事情。
例如，考慮組合使用 DRC 和圖形匹配來進行物理驗證，充分利用每個工具的優勢。DRC 非常快速準確，並且是檢查和分析大面積設計的最有效的方法。圖形匹配用於描述和查找具有特定多邊關係的更多局部區域。
圖 3
通過兩者組合，可以創建擴展物理驗證流程，其中圖形匹配查找並檢查設計中的潛在問題區域，然後報告此資訊以及顯示相關修正的圖形匹配輸出標記。然後，DRC 工具可以使用此資訊自動將這些修正合併回版圖（圖 3）。現在這個物理驗證流程可以快速識別設計 DRC 是否乾淨，並準確精確地修復問題區域。
這種版圖修改/修正/重定向流程先於光學鄰近效應修正 (OPC) 在所有晶圓代工廠內部使用，並且對於無晶圓廠公司也變得普遍。此外，不管工藝節點如何，用於混合信號、射頻 (RF)、MEM 和 SiP 設計的彎曲（非曼哈頓）設計版圖對於傳統驗證工具是一項挑戰。將圖形匹配與全功能 DRC 工具的擴展驗證功能相結合，可以自動驗證彎曲結構，歷史上只能使用耗時且易出錯的人工檢驗進行檢查（圖 4）。
圖 4
結語
無論是無晶圓廠半導體公司還是晶圓代工廠或 IDM，無論是處理第一個 7 nm 設計還是既定節點，規範推動的設計規則和圖形匹配的合成正在改變工作方式。將圖形匹配與其他驗證/分析工具組合的單一集成流程使得晶圓代工廠和無晶圓廠公司能夠更快速更精確地執行物理驗證、自動修復有問題的幾何形狀、準確驗證非曼哈頓版圖並更快地提高良率產出。俗話說，“一張圖片抵過千言萬語”。這句話同樣適用於 IC 設計驗證和圖形匹配。
作者簡介：
Michael White 是俄勒岡州威爾遜維爾市 Mentor Graphics 公司的 Calibre 物理驗證產品市場行銷總監。
擴展的測試圖形覆蓋範圍對於在客戶流片可用之前準備工藝非常有幫助。圖 2
DAC 2016 年發佈的三星代工廠閉環 DFM 流程（圖 2）包含這些圖形元素，以及：
根據工藝所見剖析傳入的設計並分析構成圖形；
利用矽測試結合圖形分析來確定先前未知的良率減損；
利用所有學習內容來推動更靈活的晶片計量和製造工藝優化，進行敏感圖形和設計修復。
三星代工廠在設計和生產環境中引入圖形匹配，為客戶提供了更快的良率產出。事實上，在生產的初始階段已實現超過 10％ 的良率改進。關於如何將規範推動的設計規則與圖形匹配合成來提供比設計規則更多的內容，這個流程是一個很好的例子。
既定節點工藝和設計規則擴展
既定工藝節點的業務水準正在蓬勃發展。物聯網 (IoT) 正在推動既定節點前所未有的生產需求，並延長這些工廠的生產壽命。但與初次建立時的要求相比，對相同工藝的要求多得多。例如，至少 15 年前的任何工廠建立 130 nm 節點工藝時，該工藝最初是針對數位 CMOS 邏輯開發和優化的。為了滿足當今市場的需求，我們現在正在嘗試構建更複雜的 IC 設計，其中包括新器件和更多的混合信號元件，並在微機電 (MEM) 或矽光子學 (SiP) 器件中投入一些非曼哈頓幾何形狀。與此同時，最初在 15 年前制定設計規則的許多領先工藝工程師、技術開發團隊和設計規則開發人員現在已經將專業知識和經驗應用於其他事務（例如 7 nm、高爾夫、海灘）。
由於在基於規範的設計規則和 DRC 集中獲取了很多重要的工藝知識，沒有人能夠完全改變原始內容，那麼現在該怎樣為更複雜的新設計添加新設備或新的設計規則？同樣，像先進節點一樣，許多工藝團隊正試圖在基本設計規則中添加圖形，作為進行添加的一種方式。移植一個久經驗證的好的設計項目或有多個曲線的元素時，這一點特別有效。
合成為一個流程是亮點所在
每個主要 EDA 供應商都有圖形匹配工具，但這遠遠不夠。在設計規則和圖形相合成的當今，真正的杠杆是使用一套緊密集成的工具來做比以前更多的事情。圖形匹配不用於圖形匹配 - 而用來找到設計的特定區域，做以前不切實際或未曾考慮的其他事情。
例如，考慮組合使用 DRC 和圖形匹配來進行物理驗證，充分利用每個工具的優勢。DRC 非常快速準確，並且是檢查和分析大面積設計的最有效的方法。圖形匹配用於描述和查找具有特定多邊關係的更多局部區域。
圖 3
通過兩者組合，可以創建擴展物理驗證流程，其中圖形匹配查找並檢查設計中的潛在問題區域，然後報告此資訊以及顯示相關修正的圖形匹配輸出標記。然後，DRC 工具可以使用此資訊自動將這些修正合併回版圖（圖 3）。現在這個物理驗證流程可以快速識別設計 DRC 是否乾淨，並準確精確地修復問題區域。
這種版圖修改/修正/重定向流程先於光學鄰近效應修正 (OPC) 在所有晶圓代工廠內部使用，並且對於無晶圓廠公司也變得普遍。此外，不管工藝節點如何，用於混合信號、射頻 (RF)、MEM 和 SiP 設計的彎曲（非曼哈頓）設計版圖對於傳統驗證工具是一項挑戰。將圖形匹配與全功能 DRC 工具的擴展驗證功能相結合，可以自動驗證彎曲結構，歷史上只能使用耗時且易出錯的人工檢驗進行檢查（圖 4）。
圖 4
結語
無論是無晶圓廠半導體公司還是晶圓代工廠或 IDM，無論是處理第一個 7 nm 設計還是既定節點，規範推動的設計規則和圖形匹配的合成正在改變工作方式。將圖形匹配與其他驗證/分析工具組合的單一集成流程使得晶圓代工廠和無晶圓廠公司能夠更快速更精確地執行物理驗證、自動修復有問題的幾何形狀、準確驗證非曼哈頓版圖並更快地提高良率產出。俗話說，“一張圖片抵過千言萬語”。這句話同樣適用於 IC 設計驗證和圖形匹配。
作者簡介：
Michael White 是俄勒岡州威爾遜維爾市 Mentor Graphics 公司的 Calibre 物理驗證產品市場行銷總監。