在積體電路發展早期，
由於應用對計算能力的要求並不高，
遵循著摩爾定律發展的CPU能夠滿足終端的需求，
甚至還有富餘的計算能力。
但進入到最近幾年，
隨著大資料、高性能計算和人工智慧的興起，
終端對處理器性能的要求來到了一個新的級別，
傳統的CPU架構受限於功耗和晶片大小，
在應付這些大規模計算上有點捉襟見肘，
於是業界將目光投向了FPGA。
CPU架構受限於功耗和晶片大小
成為大熱門， 但FPGA仍然有瓶頸不同于傳統馮諾依曼架構的CPU， 作為“硬體程式設計”產品的FPGA每個邏輯單元功能在燒錄的時候已經確定， 每個邏輯單元與周圍邏輯單元的連接也是在這個過程中確定， 這就使得他們不需要指令， 也不需要共用記憶體， 從而使得他們擁有出色的平行計算能力。
除了出色的平行計算能力， FPGA還擁有低延時的特點。 根據微軟亞洲研究院的李博傑博士介紹，
例如處理一個資料包有 10 個步驟， FPGA 可以搭建一個 10 級流水線， 流水線的不同級在處理不同的資料包， 每個資料包流經 10 級之後處理完成。 每處理完成一個資料包， 就能馬上輸出。 而 GPU 的資料並行方法是做 10 個計算單元， 每個計算單元也在處理不同的資料包， 然而所有的計算單元必須按照統一的步調， 做相同的事情（SIMD， Single Instruction Multiple Data）。 這就要求 10 個資料包必須一起輸入、一起輸出， 輸入輸出的延遲增加了。 當任務是逐個而非成批到達的時候， 流水線並行比資料並行可實現更低的延遲。
另外， FPGA在能耗方面也有獨到的優勢， 以上幾項優勢加上與生俱來的可程式設計特性， 讓FPGA在很多應用領域受到了高度關注。 例如通信、大資料、人工智慧， 甚至新興的5G上面。 但是， 我們需要明白的是， 雖然FPGA有很多的優勢， 同樣他們也是有些缺點不可避免的。 據美國FPGA產品供應商Achronix市場行銷副總裁Steve Mensor介紹， 傳統的獨立FPGA擁有數量眾多的可程式設計I/O， 他們佔有比較大的面積， 這就限制了FPGA晶片的尺寸。
獨立FPGA晶片（紅色部分代表可程式設計I/O， Serdes以及各種介面控制器）
再加上FPGA的可程式設計特性， 讓他們一開始就佈置了大量的閘陣列， 消耗了更多的FPGA內核資源， 給晶片帶來了更多的性能和功耗冗餘， 且帶來更多不必要的性能浪費。 為了解決這些問題， 搶佔近百億美元的FPGA市場， 廠商們需要考慮一種更好的解決辦法。
FPGA的後起之秀正在推動變革雖然FPGA廠商在過去的幾十年裡由“百團混戰”演變成現在的“兩超多強”的局面， 但無論怎樣變遷，
無論是上個世紀80年代基於SRAM LUT的FPGA還是90年代引入嵌入式記憶體， 無論是21世紀初引入DSP， 還是21世紀第二個十年的SerDes和硬化I/O協議， FPGA廠商的每一步改變都是為了滿足客戶的需求， 引用更多的通用功能和客戶所需的功能。
FPGA的創新歷程
被Intel收購的Altera和Xilinx在FPGA的演進過程中的貢獻是不言而喻的， 但在這裡， 我們想談一下FPGA“新兵”Achronix的一些想法。
把Achronix稱之為“新兵”是相對Altera和Xilinx兩家而言。 其實這家FPGA產品商早在2004年就成立了， 在2017年， 他們將實現700%的同比增長， 營收將超過了一億美元。 （詳情請看半導體觀察之前的報導《這家FPGA公司今年同比增長700%， 屬於他們的時代將到來？》）。
不同於A和X， Achronix除了供應名為Speedster的獨立FPGA外， 還供應Speedcore系列的eFPGA。前者憑藉超高的性價比，搶佔了一些承擔不起A和X費用，但又對性能有一定需求的客戶；後者則憑藉嵌入式FPGA這個創新概念，引起了市場的廣泛討論和高度關注。（關於eFPGA的報導，參考半導體觀察之前的文章《FPGA將無處不在》）。根據Achronix的介紹，eFPGA的出現能為高性能通信與計算應用的SoC提供加速，與獨立的FPGA相比，Speedcore eFPGA更是提供了成本降低90%，功耗降低59%，頻寬提升10倍和延遲降低90%等優點。
Achronix的產品系列
但Achronix似乎對現在的速度不甚滿意。他們正在探求更多的方法去推動FPGA進步。
定制單元塊是一個重要拼圖？日前，Achronix推出一款叫做“Speedcore Custom Blocks定制單元塊”的產品，這是基於Speedcore eFPGA的一項創新功能，可支援客戶實現更靈活的功能定制。
根據他們的說法，這個技術能夠大幅度縮減晶片晶粒的大小及功耗、提升性能，且可分佈在eFPGA的內部結構中。更重要的一點是可與客戶聯合定義特定功能的單元塊，加上高效實現了資料流通量最大化，這就使得它能支持一些以前在獨立FPGA上無法實現的功能。
Speedcore Custom Blocks定制單元塊帶來晶片面積的縮小
由下圖我們可以看出，引入客戶定義的功能塊之後，可以根據客戶需求引入一些“硬化IP”，靈活地配置DSP、BRAM和LUT等。因為同樣面積和能耗下，專用晶片能容納的邏輯是FPGA的10倍以上，就能夠大大節省FPGA的面積，提高效率，還能保持FPGA的靈活性。
Custom Blocks定制單元塊在Speedcore中的實現
Achronix市場行銷副總裁Steve Mensor表示，在需要並行比較器陣列的大型字串搜索功能的應用場景下採用他們的定制方案，晶片面積可以縮減超過90%；Barrel shifter和二進位位元處理結構也可以在Speedcore Custom Blocks定制單元塊中完全實現，從而在同樣的面積中實現更大的、更精妙的應用，提升了可獲得的頻率。
在實際的應用範例中，Achronix的這套Speedcore Custom Blocks定制單元塊方案也獲得了不錯的表現效果：
例如為實現YOLO的目標識別功能，執行AI卷積神經網路的FPGA就需要大量的DSP和存儲單元。但採用了Achronix的Custom Blocks定制單元塊方案之後，就能將實現這個功能的晶片面積縮減35%。
而要實現這種晶片面積縮減，則需要客戶和Achronix的緊密配合：雙方首先要對應用負載進行深入的分析，對性能和/或面積瓶頸的重複性功能評估，尋找出需要硬化的部分，然後借助Achronix的ACE設計工具完成設計。這個工具也是Achronix的一大優勢產品，Steve Mensor強調。
Achronix方面表示，ACE設計工具全面支援這個客制化設計，可以與記憶體和DSP單元塊相同的方式，提供從設計捕獲到位元流生產和系統調試等功能。他們還會為客戶的每個客制化定制開發包含驗證規則的GUI介面，使用這個GUI能夠自動創建各設計所需用到的組件。
另外，ACE還含括了Speedcore Custom Blocks定制單元塊所有配置的完整的時序細節，支持ACE去完成各種設計基於時序的佈局和佈線。客戶可以用強大的版圖規劃器來優化設計，並為所有的單元實例去制定局域或者定點的任務安排。
ACE還包含一個關鍵路徑分析工具，它可以支援客戶去分析時序。客戶還可以使用ACE強大的Snapshot嵌入式邏輯分析儀，去創建複雜的觸發器並展示Speedcore內的即時信號。
有了這麼強大的支持，FPGA的未來讓大家充滿期待。
文/半導體行業觀察 李壽鵬
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還供應Speedcore系列的eFPGA。前者憑藉超高的性價比，搶佔了一些承擔不起A和X費用，但又對性能有一定需求的客戶；後者則憑藉嵌入式FPGA這個創新概念，引起了市場的廣泛討論和高度關注。（關於eFPGA的報導，參考半導體觀察之前的文章《FPGA將無處不在》）。根據Achronix的介紹，eFPGA的出現能為高性能通信與計算應用的SoC提供加速，與獨立的FPGA相比，Speedcore eFPGA更是提供了成本降低90%，功耗降低59%，頻寬提升10倍和延遲降低90%等優點。Achronix的產品系列
但Achronix似乎對現在的速度不甚滿意。他們正在探求更多的方法去推動FPGA進步。
定制單元塊是一個重要拼圖？日前，Achronix推出一款叫做“Speedcore Custom Blocks定制單元塊”的產品，這是基於Speedcore eFPGA的一項創新功能，可支援客戶實現更靈活的功能定制。
根據他們的說法，這個技術能夠大幅度縮減晶片晶粒的大小及功耗、提升性能，且可分佈在eFPGA的內部結構中。更重要的一點是可與客戶聯合定義特定功能的單元塊，加上高效實現了資料流通量最大化，這就使得它能支持一些以前在獨立FPGA上無法實現的功能。
Speedcore Custom Blocks定制單元塊帶來晶片面積的縮小
由下圖我們可以看出，引入客戶定義的功能塊之後，可以根據客戶需求引入一些“硬化IP”，靈活地配置DSP、BRAM和LUT等。因為同樣面積和能耗下，專用晶片能容納的邏輯是FPGA的10倍以上，就能夠大大節省FPGA的面積，提高效率，還能保持FPGA的靈活性。
Custom Blocks定制單元塊在Speedcore中的實現
Achronix市場行銷副總裁Steve Mensor表示，在需要並行比較器陣列的大型字串搜索功能的應用場景下採用他們的定制方案，晶片面積可以縮減超過90%；Barrel shifter和二進位位元處理結構也可以在Speedcore Custom Blocks定制單元塊中完全實現，從而在同樣的面積中實現更大的、更精妙的應用，提升了可獲得的頻率。
在實際的應用範例中，Achronix的這套Speedcore Custom Blocks定制單元塊方案也獲得了不錯的表現效果：
例如為實現YOLO的目標識別功能，執行AI卷積神經網路的FPGA就需要大量的DSP和存儲單元。但採用了Achronix的Custom Blocks定制單元塊方案之後，就能將實現這個功能的晶片面積縮減35%。
而要實現這種晶片面積縮減，則需要客戶和Achronix的緊密配合：雙方首先要對應用負載進行深入的分析，對性能和/或面積瓶頸的重複性功能評估，尋找出需要硬化的部分，然後借助Achronix的ACE設計工具完成設計。這個工具也是Achronix的一大優勢產品，Steve Mensor強調。
Achronix方面表示，ACE設計工具全面支援這個客制化設計，可以與記憶體和DSP單元塊相同的方式，提供從設計捕獲到位元流生產和系統調試等功能。他們還會為客戶的每個客制化定制開發包含驗證規則的GUI介面，使用這個GUI能夠自動創建各設計所需用到的組件。
另外，ACE還含括了Speedcore Custom Blocks定制單元塊所有配置的完整的時序細節，支持ACE去完成各種設計基於時序的佈局和佈線。客戶可以用強大的版圖規劃器來優化設計，並為所有的單元實例去制定局域或者定點的任務安排。
ACE還包含一個關鍵路徑分析工具，它可以支援客戶去分析時序。客戶還可以使用ACE強大的Snapshot嵌入式邏輯分析儀，去創建複雜的觸發器並展示Speedcore內的即時信號。
有了這麼強大的支持，FPGA的未來讓大家充滿期待。
文/半導體行業觀察 李壽鵬
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