圖1、包絡跟蹤（ET， Envelope tracking）系統
高頻寬包絡跟蹤（ET， Envelope tracking）IC的主要實施挑戰之一是頻寬問題 - 它是一個電源， 必須精確跟蹤RF信號的包絡信號幅度， 同時要求不會產生削波或者引入信號失真。
圖2、包絡信號功率圖
圖2這些包絡信號功率圖顯示了20MHz 16-QAM LTE上行鏈路信號的包絡跟蹤波形統計，
圖3、20MHz LTE DL信號的功率譜密度圖
從包絡信號的功率譜圖（圖2右下）可以看出， 這種信號存在一個大的直流分量， 然後在佔用的通道頻寬內有相當大的功率， 然後有至少是通道頻寬的三倍的相對較長的“尾部”。
也許比通過包絡跟蹤（ET， Envelope tracking）IC 實現絕對頻寬更困難的技術要求是為包絡跟蹤（ET， Envelope tracking）IC 自身需要保持較高的能量轉換效率。 對於3G等低頻寬信號而言， 85％的包絡跟蹤（ET， Envelope tracking）IC效率仍然是一個很好的指標， 但在廣泛的信號類型和頻寬範圍內保持這種效率是一個重大的架構和IC設計挑戰。
圖4、電壓信號要能跟蹤得上包絡信號的幅度變化
LTE和3G等應用的動態功率控制特性對於保持較寬的功率控制範圍內的高效率也很重要。 包絡跟蹤（ET， Envelope tracking）通常要求在信號的功率控制範圍的前8〜10 dB範圍內提供節電優勢。 另外， 隨著輸出功率回退， 包絡跟蹤（ET， Envelope tracking）IC的效率通常決定了與APT相比的“盈虧平衡點”在哪個功率等級上。
圖5、ET系統中頻寬、效率以及線性的三角關係
用於蜂窩應用的包絡跟蹤（ET， Envelope tracking） IC還將包括一個較低頻寬的APT模式， 以在低功率等級時進行工作。 這也必須在非常寬的功率輸出範圍（從10mW到超過1W）下以高效率方式進行工作， 這使得保持低靜態電流成為重要的架構和設計考慮因素。
低雜訊在包絡跟蹤（ET， Envelope tracking）系統中， PA工作在壓縮狀態， 包絡跟蹤（ET， Envelope tracking）路徑中產生的電源雜訊直接與RF輸入信號進行“混合”。 為了最大限度地降低PA輸出端的雜訊和失真， 包絡跟蹤（ET，Envelope tracking）調製器必須以極低的雜訊和失真工作。如果採用開關電源技術，則成為一個難以解決的問題。
尤其是在具有窄雙工分離的頻分雙工（FDD）系統中（例如美國700MHz LTE頻段，中國的800MHz/900MHz LTE頻段）中，包絡跟蹤（ET，Envelope tracking）路徑的雜訊和失真特別難以實現。
廣泛的擺動範圍（slew rate）暫態RF振幅到包絡跟蹤（ET，Envelope tracking）電源電壓的映射是在基帶中通過整形表（shaping table）通過數位的方式進行定義的，整形表（shaping table）可以改變，以平衡PA和包絡跟蹤（ET，Envelope tracking） IC的效率和線性度。 包絡跟蹤（ET，Envelope tracking） IC輸出必須能夠在較寬的（> 3：1）電壓範圍內擺動，因為有限的動態擺動範圍只會在功率放大器中節省有限的功率。
圖6、整形表（shaping table）在ET系統中的位置
包絡跟蹤（ET，Envelope tracking）調製器的動態擺動範圍與ET轉換器的效率同樣重要;增加包絡跟蹤（ET，Envelope tracking）擺動範圍（swing range）可以增加PA的效率，但是，此時包絡跟蹤（ET，Envelope tracking） IC的效率會降低，反之亦然。例如，具有3V擺幅範圍效率為80％的ET調製器通常優於僅具有1.5V擺幅的90％效率的ET調製器，總體系統的整體效率（ET + PA）最重要。
儘管系統效率有一個最佳的擺動範圍，通常是在峰值電壓與最小電壓之比為3：1時最佳，但通常需要使用更寬的擺動範圍來對PA進行線性化。一個典型的“IsoGain”的整形表（shaping table）可能要求4：1或者5：1的輸出電壓擺動範圍以達到所需的線性度。
高轉換率除了需要較高的信號頻寬外，包絡跟蹤（ET，Envelope tracking）調製器還要求電壓和電流的轉換速率高，以精確跟蹤包絡信號的峰值和穀值。在典型的手持機輸出功率水準下，使用3V擺幅準確跟蹤20MHz的LTE包絡需要150V /μs以上的電壓擺率（slew rate ）和50A /μs的電流擺率（slew rate ）。高電壓擺率允許包絡跟蹤（ET，Envelope tracking） IC回應不斷變化的RF信號，向PA電源提供快速變化的電流和電壓。
圖7、典型的ET軌跡圖
電壓壓擺率不足會導致“錯誤跟蹤”，導致RF輸出端的雜訊和失真增加。在FDD系統中這可能是特別有害的，因為其落在接收頻帶中的發射雜訊會降低接收機的靈敏度。
包絡電壓的擺率可以（在某種程度上）使用整形表（shaping table）在系統級上進行控制。然而，PA的電流消耗的動態行為主要由暫態RF輸出功率特性決定，不能輕易降低。這經常導致RF輸出幅度的快速變化會引起的高頻寬電流“尖刺”和“哢嚓”雜訊。
（完）
包絡跟蹤（ET，Envelope tracking）調製器必須以極低的雜訊和失真工作。如果採用開關電源技術，則成為一個難以解決的問題。尤其是在具有窄雙工分離的頻分雙工（FDD）系統中（例如美國700MHz LTE頻段，中國的800MHz/900MHz LTE頻段）中，包絡跟蹤（ET，Envelope tracking）路徑的雜訊和失真特別難以實現。
廣泛的擺動範圍（slew rate）暫態RF振幅到包絡跟蹤（ET，Envelope tracking）電源電壓的映射是在基帶中通過整形表（shaping table）通過數位的方式進行定義的，整形表（shaping table）可以改變，以平衡PA和包絡跟蹤（ET，Envelope tracking） IC的效率和線性度。 包絡跟蹤（ET，Envelope tracking） IC輸出必須能夠在較寬的（> 3：1）電壓範圍內擺動，因為有限的動態擺動範圍只會在功率放大器中節省有限的功率。
圖6、整形表（shaping table）在ET系統中的位置
包絡跟蹤（ET，Envelope tracking）調製器的動態擺動範圍與ET轉換器的效率同樣重要;增加包絡跟蹤（ET，Envelope tracking）擺動範圍（swing range）可以增加PA的效率，但是，此時包絡跟蹤（ET，Envelope tracking） IC的效率會降低，反之亦然。例如，具有3V擺幅範圍效率為80％的ET調製器通常優於僅具有1.5V擺幅的90％效率的ET調製器，總體系統的整體效率（ET + PA）最重要。
儘管系統效率有一個最佳的擺動範圍，通常是在峰值電壓與最小電壓之比為3：1時最佳，但通常需要使用更寬的擺動範圍來對PA進行線性化。一個典型的“IsoGain”的整形表（shaping table）可能要求4：1或者5：1的輸出電壓擺動範圍以達到所需的線性度。
高轉換率除了需要較高的信號頻寬外，包絡跟蹤（ET，Envelope tracking）調製器還要求電壓和電流的轉換速率高，以精確跟蹤包絡信號的峰值和穀值。在典型的手持機輸出功率水準下，使用3V擺幅準確跟蹤20MHz的LTE包絡需要150V /μs以上的電壓擺率（slew rate ）和50A /μs的電流擺率（slew rate ）。高電壓擺率允許包絡跟蹤（ET，Envelope tracking） IC回應不斷變化的RF信號，向PA電源提供快速變化的電流和電壓。
圖7、典型的ET軌跡圖
電壓壓擺率不足會導致“錯誤跟蹤”，導致RF輸出端的雜訊和失真增加。在FDD系統中這可能是特別有害的，因為其落在接收頻帶中的發射雜訊會降低接收機的靈敏度。
包絡電壓的擺率可以（在某種程度上）使用整形表（shaping table）在系統級上進行控制。然而，PA的電流消耗的動態行為主要由暫態RF輸出功率特性決定，不能輕易降低。這經常導致RF輸出幅度的快速變化會引起的高頻寬電流“尖刺”和“哢嚓”雜訊。
（完）