模擬積體電路在現代社會的經濟、國防等領域扮演著重要作用， 而電壓帶隙基準源是現代類比混合電路設計的關鍵模組之一。 隨著應用要求的提高， 需要基準源有更高的精度， 也就是在較寬的溫度範圍有更低的溫度係數。 人們通過一階、二階、高階以及分段等方式進行補償， 來提高基準源的精度[1]。 本文基於一階補償後的基準電壓輸出特性， 設計一個高低溫分段補償電路， 帶隙基準源在寬的溫度範圍具有較低的溫度係數。 同時， 該補償方式還可以用於其他類似輸出特性的電路中， 用以提高基準精度。
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分段補償的原理
經過正負溫度係數一階補償過後基準源的溫度特性曲線大致為開口向上或者向下的抛物線， 如圖1（a）所示。 為了減少溫度係數， 可以採用二階、三階、甚至高階曲率補償等方式來提高基準的精度， 但是， 採用高階方式， 會增加電路的複雜性， 從而增加電路的面積、功耗等。 而採用分段補償方式， 也就是在低溫或者高溫段加入補償， 減少輸出電壓的最大值與最小值的差值， 從而減小溫度係數， 如圖1（b）所示。 根據輸出電壓的溫度特性曲線， 在引入分段補償的時候， 要採用不同的方式。 若輸出電壓的溫度特性曲線為開口向下， 低溫段在輸出注入一個負溫度係數的電流， 高溫段在輸出注入一個正溫度係數的電流。
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電路的實現
圖2是本文採用的具體電路。 該電路由基準核、分段補償電路、PSRR提高電路組成。 根據傳統的基準核電路輸出基準電壓的特性， 增加如圖2中所示分段補償電路， 提高基準電壓精度。 同時， 對電路以簡單的改進， 提高基準的電源抑制比。
2.1 分段補償電路
由放大器2、電晶體Q2、電阻R5產生一個負溫度係數的電流IDSMP5， 該電流鏡像到MP4， 通過電阻R6產生一個負溫度係數的電壓， 由於MOS管MN1的閾值電壓也具有負溫度係數， 因此， 需合理選擇R6的阻值， 以及MOS管MP4、MN1的寬長比， 以保證MOS管MN1的VGSN的負溫度係數大於MOS管MN1的閾值電壓VTN的負溫度係數， 就可以通過MN1產生一個負溫度係數的電流I1， 在基準的輸出端抽出。 該電流是分段的， 當T≤TL的時候， 也就是VGSN≥VTN時， MN1管工作在飽和區；當T>TL時， MN1工作在亞閾值區， 隨著溫度的繼續升高， MN1產生的電流很小[3]。 該補償電流可以明顯提高輸出基準在低溫段的精度， 但也會惡化基準在高溫段的精度。
2.2 放大器電路結構
圖2中使用的兩個放大器都是採用圖3電路結構，該放大器採用自偏置，減少電路的功耗。在設計放大器時儘量減少失調，提高電壓基準的精度。
2.3 PSRR提高電路
圖3中由MN2、MP8組成的電路即為電壓抑制比提高電路。把運放的輸出端與電流鏡的柵極隔開，電源電壓的雜訊直接饋送到基準的回饋環路中，調節電流鏡中柵極電壓跟隨源極電壓變化，從而使電流鏡中漏源電流保持不變。在沒有明顯增加電路複雜性同時，明顯提高了基準的電源抑制比。由於引入的回饋環路產生了180度的相移，所以基準核中運放的輸入端要反過來。
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模擬結果
本文中使用的是TSMC 65 nm的CMOS工藝，在1.5 V的電源電壓，對圖2所示的電路進行模擬，模擬結果如下。圖4、圖5是加入補償前後電壓基準輸出特性曲線，補償後電壓基準的溫度係數為：
圖6為該電路結構的直流特性模擬曲線，對電源電壓在0~2 V進行掃描，可以看到在電源電壓為1.5 V時開始輸出穩定的基準電壓。
圖7、圖8分別為引入的補償電路電流隨溫度變化的關係曲線。
圖9為本文設計的電壓基準電路結構電源抑制比(PSRR)模擬波形圖，由圖可知低頻電源抑制比約為-83 dB。
表1給出了本文設計的電路結構與參考文獻[3]、文獻[4]、文獻[5]電路結構的模擬結果對比。從表1可以看出，和文獻[3]、文獻[4]、文獻[5]相比，本文設計的電壓基準電路具有更寬的溫度範圍(-50～150 ℃)，並且得到基準電壓具有更低的溫漂（2.27 ppm/℃）。所使用的電源電壓與文獻[3]、文獻[5]相比更低，得到的基準電壓更高。同時，本文設計的電路經過改進，獲得了更高的電源抑制比為-83.6 dB。
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結論
本文在傳統的電流模電壓基準的電路結構上進行改進，引入了分段補償電路電路，在TSMC 65 nm COMS工藝進行模擬，得到具有較低溫漂的基準電壓。同時本設計獲得了更高的電源抑制比。基準電壓的溫度係數為2.27 ppm/℃。電壓抑制比為-83.6 dB。
2.2 放大器電路結構
圖2中使用的兩個放大器都是採用圖3電路結構，該放大器採用自偏置，減少電路的功耗。在設計放大器時儘量減少失調，提高電壓基準的精度。
2.3 PSRR提高電路
圖3中由MN2、MP8組成的電路即為電壓抑制比提高電路。把運放的輸出端與電流鏡的柵極隔開，電源電壓的雜訊直接饋送到基準的回饋環路中，調節電流鏡中柵極電壓跟隨源極電壓變化，從而使電流鏡中漏源電流保持不變。在沒有明顯增加電路複雜性同時，明顯提高了基準的電源抑制比。由於引入的回饋環路產生了180度的相移，所以基準核中運放的輸入端要反過來。
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模擬結果
本文中使用的是TSMC 65 nm的CMOS工藝，在1.5 V的電源電壓，對圖2所示的電路進行模擬，模擬結果如下。圖4、圖5是加入補償前後電壓基準輸出特性曲線，補償後電壓基準的溫度係數為：
圖6為該電路結構的直流特性模擬曲線，對電源電壓在0~2 V進行掃描，可以看到在電源電壓為1.5 V時開始輸出穩定的基準電壓。
圖7、圖8分別為引入的補償電路電流隨溫度變化的關係曲線。
圖9為本文設計的電壓基準電路結構電源抑制比(PSRR)模擬波形圖，由圖可知低頻電源抑制比約為-83 dB。
表1給出了本文設計的電路結構與參考文獻[3]、文獻[4]、文獻[5]電路結構的模擬結果對比。從表1可以看出，和文獻[3]、文獻[4]、文獻[5]相比，本文設計的電壓基準電路具有更寬的溫度範圍(-50～150 ℃)，並且得到基準電壓具有更低的溫漂（2.27 ppm/℃）。所使用的電源電壓與文獻[3]、文獻[5]相比更低，得到的基準電壓更高。同時，本文設計的電路經過改進，獲得了更高的電源抑制比為-83.6 dB。
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結論
本文在傳統的電流模電壓基準的電路結構上進行改進，引入了分段補償電路電路，在TSMC 65 nm COMS工藝進行模擬，得到具有較低溫漂的基準電壓。同時本設計獲得了更高的電源抑制比。基準電壓的溫度係數為2.27 ppm/℃。電壓抑制比為-83.6 dB。