青旭東1， 2， 鐘 黎1， 2， 王永祿2， 秦少宏1， 2， 陳振中1， 2
(1.重慶郵電大學 光電工程學院， 重慶400065；2.模擬積體電路重點實驗室， 重慶400060）
在傳統的電流模電壓基準結構下， 基於一階補償後的電壓基準輸出特性， 設計了一個簡單的高、低溫補償電路， 在寬的溫度範圍內(-50~150 ℃)， 顯著提高了電壓基準的精度。 同時， 對電路進行簡單的改進， 輸出電壓獲得了高的電源抑制比。 對設計的電路採用TSMC 65 nm CMOS工藝模型進行模擬， 在1.5 V的電源電壓下， PSRR為-83.6 dB， 溫度係數為2.27 ppm/℃。
電壓基準源；低溫漂；高電源抑制比
中圖分類號：TN432
文獻標識碼：A
DOI：10.16157/j.issn.0258-7998.171992
中文引用格式：青旭東， 鐘黎， 王永祿， 等. 一種低溫漂高電源抑制比帶隙基準源的設計[J].電子技術應用，
英文引用格式：Qing Xudong， Zhong Li， Wang Yonglu， et al. Design of a bandgap reference with low temperature drift and high power supply rejection ratio[J]. Application of Electronic Technique， 2018， 44(1)：17-19， 23.
0 引言
模擬積體電路在現代社會的經濟、國防等領域扮演著重要作用， 而電壓帶隙基準源是現代類比混合電路設計的關鍵模組之一。 隨著應用要求的提高， 需要基準源有更高的精度， 也就是在較寬的溫度範圍有更低的溫度係數。 人們通過一階、二階、高階以及分段等方式進行補償， 來提高基準源的精度[1]。 本文基於一階補償後的基準電壓輸出特性， 設計一個高低溫分段補償電路， 帶隙基準源在寬的溫度範圍具有較低的溫度係數。 同時， 該補償方式還可以用於其他類似輸出特性的電路中， 用以提高基準精度。
1 分段補償的原理
經過正負溫度係數一階補償過後基準源的溫度特性曲線大致為開口向上或者向下的抛物線，
2 電路的實現
圖2是本文採用的具體電路。 該電路由基準核、分段補償電路、PSRR提高電路組成。 根據傳統的基準核電路輸出基準電壓的特性， 增加如圖2中所示分段補償電路， 提高基準電壓精度。 同時， 對電路以簡單的改進， 提高基準的電源抑制比。
2.1 分段補償電路
由放大器2、電晶體Q2、電阻R5產生一個負溫度係數的電流IDSMP5， 該電流鏡像到MP4， 通過電阻R6產生一個負溫度係數的電壓， 由於MOS管MN1的閾值電壓也具有負溫度係數， 因此， 需合理選擇R6的阻值， 以及MOS管MP4、MN1的寬長比， 以保證MOS管MN1的VGSN的負溫度係數大於MOS管MN1的閾值電壓VTN的負溫度係數， 就可以通過MN1產生一個負溫度係數的電流I1， 在基準的輸出端抽出。 該電流是分段的， 當T≤TL的時候， 也就是VGSN≥VTN時， MN1管工作在飽和區；當T>TL時， MN1工作在亞閾值區， 隨著溫度的繼續升高， MN1產生的電流很小[3]。 該補償電流可以明顯提高輸出基準在低溫段的精度， 但也會惡化基準在高溫段的精度。 因此， 為了在寬的溫度範圍內獲得較高精度的基準電壓， 有必要在高溫段引入補償電路，由MP6、MP7、R7組成。MP7鏡像MP5也產生一個負溫度係數的電流，在電阻R7上產生一個負溫度係數的電壓，合理的選擇R7的阻值以及MP6、MP7的寬長比。MP7在T>TH產生一個正溫度係數的電流I2在基準輸出端抽出[4]。它們的電流可由式(1)～式(6)求得：
2.2 放大器電路結構
圖2中使用的兩個放大器都是採用圖3電路結構，該放大器採用自偏置，減少電路的功耗。在設計放大器時儘量減少失調，提高電壓基準的精度。
2.3 PSRR提高電路
圖3中由MN2、MP8組成的電路即為電壓抑制比提高電路。把運放的輸出端與電流鏡的柵極隔開，電源電壓的雜訊直接饋送到基準的回饋環路中，調節電流鏡中柵極電壓跟隨源極電壓變化，從而使電流鏡中漏源電流保持不變。在沒有明顯增加電路複雜性同時，明顯提高了基準的電源抑制比。由於引入的回饋環路產生了180度的相移，所以基準核中運放的輸入端要反過來。
3 模擬結果
本文中使用的是TSMC 65 nm的CMOS工藝，在1.5 V的電源電壓，對圖2所示的電路進行模擬，模擬結果如下。圖4、圖5是加入補償前後電壓基準輸出特性曲線，補償後電壓基準的溫度係數為：
圖6為該電路結構的直流特性模擬曲線，對電源電壓在0~2 V進行掃描，可以看到在電源電壓為1.5 V時開始輸出穩定的基準電壓。
圖7、圖8分別為引入的補償電路電流隨溫度變化的關係曲線。
圖9為本文設計的電壓基準電路結構電源抑制比(PSRR)模擬波形圖，由圖可知低頻電源抑制比約為-83 dB。
表1給出了本文設計的電路結構與參考文獻[3]、文獻[4]、文獻[5]電路結構的模擬結果對比。從表1可以看出，和文獻[3]、文獻[4]、文獻[5]相比，本文設計的電壓基準電路具有更寬的溫度範圍(-50～150 ℃)，並且得到基準電壓具有更低的溫漂（2.27 ppm/℃）。所使用的電源電壓與文獻[3]、文獻[5]相比更低，得到的基準電壓更高。同時，本文設計的電路經過改進，獲得了更高的電源抑制比為-83.6 dB。
4 結論
本文在傳統的電流模電壓基準的電路結構上進行改進，引入了分段補償電路電路，在TSMC 65 nm COMS工藝進行模擬，得到具有較低溫漂的基準電壓。同時本設計獲得了更高的電源抑制比。基準電壓的溫度係數為2.27 ppm/℃。電壓抑制比為-83.6 dB。
參考文獻
[1] GABRIEL A，RINCON M，PHILLIP E，et al.A 1.1-V current-mode and piecewise-linear curvature-corrected bandgap reference.IEEE J.Solid-State Circuits，1998，33(10)：1551-1554.
[2] KER M D，CHEN J S.New curvature-compensation technique for CMOS bandgap reference with sub-1-V operation,” IEEE Trans. Circuits Syst. II：Express Briefs，2006，53(8)：667-671.
[3] CHARALAMBOS M A，SAVVAS K，Julius Georgiou.A novel wide-temperature-range，3.9 ppm/℃ CMOS bandgap reference circuit.IEEE J. Solid-State Circuits，2012，47(2)：574-581.
[4] LI J H，BAO Z X，YAN Y M.A 1.2 V piecewise curvature corrected bandgap reference in 0.5 m CMOS process,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst.，2011，19(6)：1118-1122.
[5] VITA G D，IANNACCONE G.A sub-1-V，10 ppm/℃，nanopower voltage reference generator,” IEEE J. Solid-State Circuits，2007，42(7)：1536-1542.
有必要在高溫段引入補償電路，由MP6、MP7、R7組成。MP7鏡像MP5也產生一個負溫度係數的電流，在電阻R7上產生一個負溫度係數的電壓，合理的選擇R7的阻值以及MP6、MP7的寬長比。MP7在T>TH產生一個正溫度係數的電流I2在基準輸出端抽出[4]。它們的電流可由式(1)～式(6)求得：2.2 放大器電路結構
圖2中使用的兩個放大器都是採用圖3電路結構，該放大器採用自偏置，減少電路的功耗。在設計放大器時儘量減少失調，提高電壓基準的精度。
2.3 PSRR提高電路
圖3中由MN2、MP8組成的電路即為電壓抑制比提高電路。把運放的輸出端與電流鏡的柵極隔開，電源電壓的雜訊直接饋送到基準的回饋環路中，調節電流鏡中柵極電壓跟隨源極電壓變化，從而使電流鏡中漏源電流保持不變。在沒有明顯增加電路複雜性同時，明顯提高了基準的電源抑制比。由於引入的回饋環路產生了180度的相移，所以基準核中運放的輸入端要反過來。
3 模擬結果
本文中使用的是TSMC 65 nm的CMOS工藝，在1.5 V的電源電壓，對圖2所示的電路進行模擬，模擬結果如下。圖4、圖5是加入補償前後電壓基準輸出特性曲線，補償後電壓基準的溫度係數為：
圖6為該電路結構的直流特性模擬曲線，對電源電壓在0~2 V進行掃描，可以看到在電源電壓為1.5 V時開始輸出穩定的基準電壓。
圖7、圖8分別為引入的補償電路電流隨溫度變化的關係曲線。
圖9為本文設計的電壓基準電路結構電源抑制比(PSRR)模擬波形圖，由圖可知低頻電源抑制比約為-83 dB。
表1給出了本文設計的電路結構與參考文獻[3]、文獻[4]、文獻[5]電路結構的模擬結果對比。從表1可以看出，和文獻[3]、文獻[4]、文獻[5]相比，本文設計的電壓基準電路具有更寬的溫度範圍(-50～150 ℃)，並且得到基準電壓具有更低的溫漂（2.27 ppm/℃）。所使用的電源電壓與文獻[3]、文獻[5]相比更低，得到的基準電壓更高。同時，本文設計的電路經過改進，獲得了更高的電源抑制比為-83.6 dB。
4 結論
本文在傳統的電流模電壓基準的電路結構上進行改進，引入了分段補償電路電路，在TSMC 65 nm COMS工藝進行模擬，得到具有較低溫漂的基準電壓。同時本設計獲得了更高的電源抑制比。基準電壓的溫度係數為2.27 ppm/℃。電壓抑制比為-83.6 dB。
參考文獻
[1] GABRIEL A，RINCON M，PHILLIP E，et al.A 1.1-V current-mode and piecewise-linear curvature-corrected bandgap reference.IEEE J.Solid-State Circuits，1998，33(10)：1551-1554.
[2] KER M D，CHEN J S.New curvature-compensation technique for CMOS bandgap reference with sub-1-V operation,” IEEE Trans. Circuits Syst. II：Express Briefs，2006，53(8)：667-671.
[3] CHARALAMBOS M A，SAVVAS K，Julius Georgiou.A novel wide-temperature-range，3.9 ppm/℃ CMOS bandgap reference circuit.IEEE J. Solid-State Circuits，2012，47(2)：574-581.
[4] LI J H，BAO Z X，YAN Y M.A 1.2 V piecewise curvature corrected bandgap reference in 0.5 m CMOS process,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst.，2011，19(6)：1118-1122.
[5] VITA G D，IANNACCONE G.A sub-1-V，10 ppm/℃，nanopower voltage reference generator,” IEEE J. Solid-State Circuits，2007，42(7)：1536-1542.