我們常常會聽到電晶體的制程已經快達到極限、半導體行業已經不行了等傳言， 但是一般都會把半導體等同視作CPU， 畢竟大家經常會看到驍龍835採用了10nm制程、台積電即將試產7nm制程這樣的新聞。 但是今天一則新聞卻讓人有些頗為意外， IRDS日前發佈的一份報告則給CMOS電路判了死刑——2024年它就會遇到天花板了。
IRDS發文稱CMOS將在2024年終結
作為相機上的圖像感測器， CMOS這才商用不到20年吧， 怎麼就突然要走到頭了呢？小編一開始看到這篇報告也是摸不著頭腦， 所以去好好地補了補課， 這才發現， 原來CMOS可不止圖像感測器這麼簡單！所以今天，
CMOS意為互補金屬氧化物半導體， 其實本質是組成數位積體電路的基本單元， 看到這裡相信大家都是一頭霧水， CMOS不是感測器麼， 積體電路是什麼鬼？大家聽說過CPU中及閘、或閘、反閘這些概念吧？電腦二進位的0和1就是由這些“門”輸出的， 而CMOS正是這些門的基本單位。 所以CMOS一開始壓根就不是圖像感測器， 而是一種低功耗、高集成度的積體電路的基本單位， 被廣泛用運用CPU等晶片中。
而我們常常說的相機CMOS感測器， 其實是在圖像感測器的讀取電路（將光信號轉變為電信號）部分使用了CMOS電路， 所以才這麼叫的。
而在IRDS的報告中， 提到的CMOS技術到頭了就是指的CMOS電路的大小已經到頭了，
5nm之後柵極距等指標是沒有變化的
所以根據IRDS的報告，
未來雖然半導體工藝雖然甚至可以達到1nm，
但是新工藝的柵極距等指標是沒有變化的，
也就是說電晶體並不會一直縮小，
在5nm節點就已經沒啥變化了，
而“沒有變化”的時間節點就是2024年，
2024年之後，
CMOS電路的潛力就被正式榨幹了。
這裡可能會有些人產生這樣的疑問：制程都是越小越好， 而CMOS感測器的圖元都是要越大越好， 怎麼會制程走到頭了CMOS感測器就走到頭了呢？
從上圖可以看到， 一個CMOS感測器的圖元中感光部分（綠色部分）占到了絕大多數面積， 其他就是CMOS電路部分， 所以制程減小可以有效縮小電路部分的面積， 從而增大感光部分的比例， 提升畫質。
然而在繼續查閱資料之後， 筆者發現我們也完全不用擔心相機感測器的性能會在2024年走到盡頭。
其實圖像感測器的CMOS工藝和普通晶片上的CMOS工藝可是完全不可同日而語的， CMOS感測器使用的工藝因為某些我們吃瓜群眾完全搞不懂的原因， 無法用現有理論模型去推演， 這也意味著每次使用新制程都相當於從零開始， 需要無數次的流片、推演和測試， 成本巨大， 導致CMOS感測器的CMOS電路工藝進步很慢， 遠落後於其他晶片上CMOS電路的工藝，
但是CMOS電路走到頭了終究也不是一件好事， 畢竟用到CMOS電路的可不止有相機， CPU甚至是記憶體都用到了， 在量子電腦、生物電腦等技術尚未成熟的時候， CMOS電路無法進步也意味著人類的計算能力停滯了， 所以最後， 我們來看看CMOS電路未來還有哪些“自救”的辦法。
存儲晶片行業的3D NAND技術或許就是答案之一， 3D NAND的具體資訊大家可以參考本站之前出的一篇文章《都在說RAM和ROM 可你真的懂這些儲存原件麼？》， 也就是把CMOS電路用3D堆疊工藝給堆疊起來， 直接在同一面積上使CMOS數量翻倍， 而因為CMOS電路體積極小， 所以幾層甚至幾十層地堆起來也不會使厚度增加多少。
未來多層CMOS和Ge（鍺）半導體會登場
其次就是新的半導體材料，
比如使用Ge（鍺）取代矽基半導體，
它的電子遷移率比矽更高，
電氣性能更好，
產生電子躍遷的距離更小，
所以可以使柵極距等指標還能夠繼續壓縮，
突破5nm的極限。
注釋：摩爾定律是一個即使沒有學習過半導體知識的人都可能略有耳聞的知識， Intel聯合創始人戈登·摩爾於1965年在《電子學雜誌》發表了一篇文章， 預言半導體晶片上的電晶體數量會以每年翻倍的速度增長， 後來被修正為每18個月， 而現在Intel官方認可的摩爾定律是“每24個月電晶體數量翻倍”。
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