高速信號目前已經成為PCB設計的主流， 以通信產品為代表的電子類產品呈現高速化、高密化的技術發展趨勢， 給PCB設計工程師帶來新的技術挑戰。
高速信號PCB設計流程
當前的電子產品設計， 需要更加關注高速信號的設計與實現， PCB設計是高速信號最終得以保證信號品質並實現系統功能的關鍵設計環節。
傳統的PCB設計方式不關注PCB設計規則的前期模擬分析與制定， 從原理圖到PCB的設計實現沒有高速信號規則約束， 這樣的傳統設計方式在當前的高速信號產品研發體系中已經不可行， 造成的後果一般是多次無效投板加工、不斷測試優化與返工設計，
目前的高速信號PCB設計流程為：
① 高速信號前模擬分析
根據硬體電路模組劃分與結構初步佈局， 模擬評估關鍵高速信號品質是否過關， 如果不過關則需要修改硬體模組架構甚至系統架構；模擬信號品質通過的情況下， 給出電路板大體模組佈局方案及高速信號拓撲結構與設計規則
② 電路板佈局設計
③ 電路板佈線設計
根據電路板實際佈線的情況， 如果與前模擬制定的設計規則有出入， 則需要再次模擬分析高速信號品質是否滿足要求， 例如：電路板線路佈線密度過高、實際設計的線寬比前模擬設計規則要小、可能造成高速信號線路損耗過大、接收端信號幅度不滿足晶片輸入要求而導致電路板功能無法實現。
工程師需掌握的高速信號知識
（1）信號完整性基礎知識
主要包括：傳輸線基本理論、阻抗控制原理、反射/串擾控制設計方法
（2）電源完整性基礎知識
主要包括：電源雜訊基本理論、電路板濾波原理與設計方法
（3）PCB原材料基礎知識
主要包括：電路板銅箔、板材的電氣特性
（4）信號拓撲結構知識
主要包括：常見的匯流排類型及PCB設計拓撲結構
常見信號拓撲結構
（1）點對點拓撲 point-to-point scheduling
該拓撲結構簡單， 整個網路的阻抗特性容易控制， 時序關係也容易控制， 常見於高速雙向傳輸信號線；常在源端加串列匹配電阻來防止源端的二次反射。
（2）菊輪鍊結構 daisy-chain scheduling
如下圖所示， 菊輪鍊結構也比較簡單， 阻抗也比較容易控制。 菊輪鍊的特徵就是每個接收端最多只和2個另外的接收端/發送端項鍊， 連接每個接收端的stub線需要較短。 該結構的阻抗匹配常在終端做， 用大衛南端接比較合適。
（3）fly-by scheduling
該結構是特殊的菊輪鍊結構， stub線為0的菊輪鍊。 不同於DDR2的T型分支拓撲結構， DDR3採用了fly-by拓撲結構， 以更高的速度提供更好的信號完整性。 fly-by信號是命令、位址， 控制和時鐘信號。 如下圖所示， 源於記憶體控制器的這些信號以串列的方式連接到每個DRAM器件。 通過減少分支的數量和分支的長度改進了信號完整性。 然而， 這引起了另一個問題， 因為每一個記憶體元件的延遲是不同的， 取決於它處於時序的位置。 通過按照DDR3規範的定義，
在寫調整期間， 記憶體控制器需要補償額外的跨越時間偏移（對每個記憶體器件， 信號延遲是不同的）， 這是由於fly-by拓撲結構及選通和時鐘引入的。 源CK和DQS信號到達目的地有延遲。 對於記憶體模組的每個記憶體元件， 這種延遲是不同的， 必須逐個晶片進行調整， 如果晶片有多於一個位元組的資料， 甚至要根據位元組來進行調整。 該圖說明瞭一個記憶體元件。 記憶體控制器延遲了DQS， 一次一步， 直到檢測到CK信號從0過渡到到1.這將再次對齊DQS和CK， 以便DQ匯流排上的目標資料可以可靠地被捕獲。
（4）星形結構 star scheduling
結構如上圖所示， 該結構佈線比較複雜， 阻抗不容易控制， 但是由於星形堆成， 所以時序比較容易控制。 星形結構需要特別注意D點到適合於單項資料傳輸， 從D-R， 而不適合於從R-D。 匹配方式一般在R端做匹配， 消除終端反射。
（5）遠端簇結構 far-end cluster scheduling
遠端簇結構可以算是星形結構的變種， 要求是D到中心點的長度要遠遠長於各個R到中心連接點的長度。 各個R到中心連接點的距離要儘量等長， 匹配電阻放置在D附近， 常用語DDR的位址、資料線的拓撲結構。
以上便是高速信號PCB設計知識，下期預告：高速信號PCB設計處理原則。請同學們持續關注【快點兒PCB學院】公眾號。
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